Perancangan Sistem Digital Dengan SR dan JK Flip
Flop
oleh : Arif Johar Taufiq
Sistem digital jaman dulu sebelum ada uC (microcontroller) perancangan sistem digital sering
melibatkan untai memori seperti SR dan JK Flip-Flop.Untai memori Flip-Flop ini
sering dipakai untuk mesin state (misal More, Mealy, dsb). Mesin state
membangkitkan keadaan
sesuai dengan rancangan yang diinginkan. Untuk kemudahan perancangan mesin state
yang sangat kompleks juga dapat direalisasikan dengan untai memori (ROM/EPROM).
Untuk sistem sederhana sebagai contoh berikut ini akan diterangkan perancangan
sistem digital (pencacah) menggunakan untai SR
dan JK Flip-Flop.
Misalkan suatu disain pencacah (counter) dengan clock sinkon, dimana mempunyai keluaran
pencacah seperti tabel 1 berikut
ini:
Tabel 1. Disain pencacah yang diinginkan
Untuk merealisasikan dengan untai Flip-flop SR maka sebaiknya kita ketahui dulu aturan perancangan dengan SR dan JK
Flip Flop seperti terlihat pada tabel 2.
Tabel 2. Aturan merancang dengan JK dan SR FF
Selanjutnya adalah membuat tabel keadaan pencacah dan pengisian
masukan S dan R ke masing-masing FF harus berpanduan aturan perancangan SR
FF seperti pada tabel 2.
Mari kita isikan kolom masukan untuk masing-masing SR FF, misalkan dari tabel 3 pada kolom A baris pertama perubahan dari 0 ke 1 maka
berdasar aturan (tabel 2)
masukan S (AS) dan R (AR) bagi SR-FF A adalah S=1 dan R=0.
Pada baris ke dua berikutnya perubahan dari 1 ke 1 maka masukan S dan R bagi SR-FF A adalah
S= d dan R = 0
dst... sehingga secara lengkap hasil akhir jika diisikan semua seperti pada tabel
3.
Tabel 3. Pengisian masukan S dan R ke masing-masing FF berdasar tabel 2 (aturan
perancangan)
Selanjutnya adalah realisasi rangkaian dengan minimisasi K-MAP berdasarkan
hasil dari tabel 3. Karena ada 3 FF dan masing-masing FF 2 masukan maka ada 6
K-Map yang harus dibuat (atau secara mudah ada 6 kolom maka ada 6 K-Map).
Penggambaran K-Map dapat anda lihat dibawah ini:
Tips untuk membaca
hasil K-MAP dengan cepat
Lihat bagian kelompok pada
arah horisantal dan vertikal, perubahan variabel arah itu maka variabel pada
kelompok itu dapat dihilangkan (drop).
Contoh: Hasil AS
--> arah horisontal variabel Not C tidak ada perubahan dan arah vertikal ada
perubahan
dari Not A ke A maka hasilnya = adalah Not B Not C.
langkah terakhir penggambaran rangkaian lengkap hasil dari proses K-Map di atas
adalah sebagai berikut:
Gambar 1. Rangkaian pencacah hasil rancangan.
Untuk membuktikan hasil dari rancangan ini dapat anda simulasikan dengan
Electronics Workbench, atau langsung anda coba dengan 3 untai SR-FF, 5 gerbang
AND dan satu gerbang OR.
Selamat Mencoba
Untuk selanjutnya sebagai PR coba anda kerjakan rancangan pencacah di atas
dengan untai JK-FLIP FLOP hasil akhir dengan gerbang logika paling minim
hasilnya akan terlihat seperti pada Gambar 2.
Gambar 2. Realisasi pencacah kasus di atas dengan untai JK FLIP FLOP
Hasil rancangan JK FF di atas sebelum dicoba secara hardware dapat disimulasikan
dengan Workbench dan telah berhasil dengan baik sesuai harapan. File workbench
dapat anda unduh di sini:
Download rekaman hasil simulasi disini
Gambar 3. Simulasi dengan workbench, hasil rancangan sesuai harapan
|
